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包含了SOC设计中的通用IP,如外设、总线结构、基础、验证等

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Yanc14/Opensoc

 
 

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Opensoc

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包含了SOC设计中的通用IP,如外设与控制器、总线结构、基础、DMA、验证等
本项目持续更新中
欢迎交流学习
欢迎贡献您的IP(参与开发请fork)

贡献者

姓名 单位 联系方式
陈家耀 电子科技大学 [email protected]

已发布的IP

(1)外设与控制器
APB-GPIO
APB-UART
APB-I2C
APB-TIMER
通用FSMC控制器
APB-音频播放器
通用BRAM控制器
AXI-SDRAM控制器
通用SDIO控制器
(2)总线结构
AHB/AXI-APB桥
(3)基础
AXIS-位宽变换
AXIS寄存器片
AXIS数据FIFO
基于RAM/FF的移位寄存器
(4)DMA
AXI-帧缓存(视频专用DMA)
(5)验证
AMBA总线基本验证组件

待整理的IP

(1)外设
APB-SPI
(2)DMA
AXI-通用DMA引擎

准备开发的IP

RV32处理器(I[M])
AXI-DDR3控制器
AXI-系统缓存

文件结构

XXX_IP
  [constraint]
  doc
  [firmware]
    examples
  rtl
  [tb]
  [其他]

注:
  constraint -> 时序约束
  doc -> 使用说明文档
  firmware -> 驱动
  rtl -> RTL设计源码
  tb -> 测试平台

修订

版本 日期 修订人 内容
alpha0.40 2024.09.06 陈家耀 上传Opensoc项目
alpha0.50 2024.09.07 陈家耀 发布了通用SDIO控制器
alpha0.55 2024.09.11 陈家耀 发布了AXIS位宽变换
alpha0.56 2024.09.12 陈家耀 发布了基于RAM/FF的移位寄存器
alpha0.60 2024.09.16 陈家耀 发布了AXI帧缓存
alpha0.62 2024.09.18 陈家耀 发布了AXIS数据fifo
alpha0.65 2024.09.21 陈家耀 发布了APB-TIMER

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包含了SOC设计中的通用IP,如外设、总线结构、基础、验证等

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  • Verilog 57.9%
  • SystemVerilog 37.9%
  • C 4.1%
  • Tcl 0.1%