mriscv_vivado.xpr

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<!-- Product Version: Vivado v2016.4 (64-bit)              -->
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          <Attr Name="ImportTime" Val="1445968671"/>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/39571024Mb_ddr2/ddr2_parameters.vh">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../../NEXYS4-doc/DDR-NEXYS4/Nexys4-DDR-testing-master/39571024Mb_ddr2/ddr2_parameters.vh"/>
          <Attr Name="ImportTime" Val="1450578592"/>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/39571024Mb_ddr2/ddr2.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../../NEXYS4-doc/DDR-NEXYS4/Nexys4-DDR-testing-master/39571024Mb_ddr2/ddr2.v"/>
          <Attr Name="ImportTime" Val="1450578592"/>
          <Attr Name="UsedIn" Val="synthesis"/>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/new/AXI_DDR2_MIG_test.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/new/AXI_SRAM_test.v">
        <FileInfo>
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      </File>
      <File Path="$PSRCDIR/sim_1/new/impl_axi_test.v">
        <FileInfo>
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      </File>
      <File Path="$PSRCDIR/sim_1/imports/model/s25fl128s.v">
        <FileInfo>
          <Attr Name="AutoDisabled" Val="1"/>
          <Attr Name="ImportPath" Val="$PPRDIR/../../NEXYS4-doc/SPIROM/S25FL128S/S25fl128s/model/s25fl128s.v"/>
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      </File>
      <File Path="$PSRCDIR/sim_1/new/XADC_REG_test.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/imports/39571024Mb_ddr2/subtest.vh">
        <FileInfo>
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      </File>
      <File Path="$PSRCDIR/sim_1/imports/39571024Mb_ddr2/tb.v">
        <FileInfo>
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          <Attr Name="ImportPath" Val="$PPRDIR/../../NEXYS4-doc/DDR-NEXYS4/Nexys4-DDR-testing-master/39571024Mb_ddr2/tb.v"/>
          <Attr Name="ImportTime" Val="1450578592"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/new/SEGMENT_interface_AXI_test.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/sim_1/new/GPIO_interface_AXI_test.v">
        <FileInfo>
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      </File>
      <File Path="$PSRCDIR/sim_1/new/AXI_SPI_ROM_test.v">
        <FileInfo>
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      </File>
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      </File>
      <File Path="$PSRCDIR/sim_1/new/ADC_interface_AXI_test.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/AXI_SRAM_test_behav.wcfg">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/AXI_DDR2_test_behav.wcfg">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/AXI_SPI_ROM_test_behav.wcfg">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/XADC_REG_test_behav.wcfg">
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      </File>
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        <FileInfo>
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      </File>
      <File Path="$PPRDIR/SEGMENT_interface_AXI_test_behav.wcfg">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/GPIO_interface_AXI_test_behav.wcfg">
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      </File>
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      </File>
      <File Path="$PPRDIR/mriscv/mriscvcore/mriscvcore_tb.v">
        <FileInfo>
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      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="impl_axi_tb"/>
        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TransportPathDelay" Val="0"/>
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        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="XSimWcfgFile" Val="$PPRDIR/AXI_SRAM_test_behav.wcfg"/>
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      </Config>
    </FileSet>
  </FileSets>
  <Simulators>
    <Simulator Name="XSim">
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    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
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    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
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    </Simulator>
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    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="10">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" State="current" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
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        <Step Id="synth_design"/>
      </Strategy>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a100tcsg324-1" ConstrsSet="constrs_1" Description="Vivado Implementation Defaults" State="current" SynthRun="synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2015"/>
        <Step Id="init_design"/>
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        <Step Id="write_bitstream" PreStepTclHook="$PPRDIR/aditional_commands.tcl"/>
      </Strategy>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
    </Run>
  </Runs>
</Project>