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EESchema-LIBRARY Version 2.3
DEF CY8C52LP-QFN68 U 0 40 Y Y 7 L N
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DRAW
X VCCA 42 0 0 200 R 50 50 1 1 w
X VCCD 26 0 -100 200 R 50 50 1 1 w
X VCCD 57 0 -200 200 R 50 50 1 1 w
X VDDA 44 0 -300 200 R 50 50 1 1 W
X VDDD 59 0 -400 200 R 50 50 1 1 W
X VSSA 43 0 -500 200 R 50 50 1 1 W
X VSSD[4] 9 0 -600 200 R 50 50 1 1 W
X VSSD[4] 25 0 -600 200 R 0 50 1 1 W
X VSSD[4] 45 0 -600 200 R 0 50 1 1 W
X VSSD[4] 58 0 -600 200 R 0 50 1 1 W
S 200 100 700 -700 1 1 12 N
X P0[0]_(GPIO) 48 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO) 49 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO) 50 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;EXTREF0) 51 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO) 53 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO) 54 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 55 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO) 56 0 -700 200 R 50 50 2 1 B
X P12[2]_(SIO) 46 0 -800 200 R 50 50 2 1 B
X P12[3]_(SIO) 47 0 -900 200 R 50 50 2 1 B
X VDDIO0 52 0 -1000 200 R 50 50 2 1 W
S 200 100 1300 -1100 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 11 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 12 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 13 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 14 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 15 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 16 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 18 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 19 0 -700 200 R 50 50 3 1 B
X P12[6]_(SIO) 20 0 -800 200 R 50 50 3 1 B
X P12[7]_(SIO) 21 0 -900 200 R 50 50 3 1 B
X VDDIO1 17 0 -1000 200 R 50 50 3 1 W
X XRES 10 0 -1100 200 R 50 50 3 1 I
S 200 100 1800 -1200 3 1 12 N
X P2[0]_(GPIO) 62 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 63 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 64 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK) 65 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 66 0 -400 200 R 50 50 4 1 B
X P2[5]_(GPIO;TRACEDATA[1]) 68 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 1 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 2 0 -700 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 3 0 -800 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 4 0 -900 200 R 50 50 4 1 B
X P15[4]_(GPIO) 60 0 -1000 200 R 50 50 4 1 B
X P15[5]_(GPOI) 61 0 -1100 200 R 50 50 4 1 B
X VDDIO2 67 0 -1200 200 R 50 50 4 1 W
S 200 100 1600 -1300 4 1 12 N
X P3[0]_(GPIO) 29 0 0 200 R 50 50 5 1 B
X P3[1]_(GPIO) 30 0 -100 200 R 50 50 5 1 B
X P3[2]_(EXTREF1;GPIO) 31 0 -200 200 R 50 50 5 1 B
X P3[3]_(GPIO) 32 0 -300 200 R 50 50 5 1 B
X P3[4]_(GPIO) 33 0 -400 200 R 50 50 5 1 B
X P3[5]_(GPIO) 34 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO) 36 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO) 37 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;12C1:SCL) 38 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 39 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 27 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 28 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 40 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 41 0 -1300 200 R 50 50 5 1 B
X VDDIO3 35 0 -1400 200 R 50 50 5 1 W
S 200 100 1600 -1500 5 1 12 N
X IND 6 0 0 200 R 50 50 6 1 P
X VBAT 8 0 -100 200 R 50 50 6 1 W
X VBOOST 7 0 -200 200 R 50 50 6 1 I
X VSSB 5 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 22 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 23 0 -100 200 R 50 50 7 1 B
X VDDD 24 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C52LP-TQFP100 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C52LP-TQFP100" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X NC 40 0 0 200 R 50 50 1 1 N
X NC 41 0 -100 200 R 50 50 1 1 N
X NC 57 0 -200 200 R 50 50 1 1 N
X NC 58 0 -300 200 R 50 50 1 1 N
X NC 59 0 -400 200 R 50 50 1 1 N
X NC 60 0 -500 200 R 50 50 1 1 N
X NC 61 0 -600 200 R 50 50 1 1 N
X NC 62 0 -700 200 R 50 50 1 1 N
X VCCA 63 0 -800 200 R 50 50 1 1 w
X VCCD 39 0 -900 200 R 50 50 1 1 w
X VCCD 86 0 -1000 200 R 50 50 1 1 w
X VDDA 65 0 -1100 200 R 50 50 1 1 W
X VDDD 88 0 -1200 200 R 50 50 1 1 W
X VSSA 64 0 -1300 200 R 50 50 1 1 W
X VSSD[4] 14 0 -1400 200 R 50 50 1 1 W
X VSSD[4] 38 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 66 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 87 0 -1400 200 R 0 50 1 1 W
S 200 100 700 -1500 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 71 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0OUT) 72 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+/SAR1_EXTREF) 73 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-/EXTREF0) 74 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+/SAR0_EXTREF) 76 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 77 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 78 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 79 0 -700 200 R 50 50 2 1 B
X P4[0]_(GPIO) 69 0 -800 200 R 50 50 2 1 B
X P4[1]_(GPIO) 70 0 -900 200 R 50 50 2 1 B
X P4[2]_(GPIO) 80 0 -1000 200 R 50 50 2 1 B
X P4[3]_(GPIO) 81 0 -1100 200 R 50 50 2 1 B
X P4[4]_(GPIO) 82 0 -1200 200 R 50 50 2 1 B
X P4[5]_(GPIO) 83 0 -1300 200 R 50 50 2 1 B
X P4[6]_(GPIO) 84 0 -1400 200 R 50 50 2 1 B
X P4[7]_(GPIO) 85 0 -1500 200 R 50 50 2 1 B
X P12[2]_(SIO) 67 0 -1600 200 R 50 50 2 1 B
X P12[3]_(SIO) 68 0 -1700 200 R 50 50 2 1 B
X VDDIO0 75 0 -1800 200 R 50 50 2 1 W
S 200 100 1900 -1900 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 20 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 21 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 22 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 23 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 24 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 25 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 27 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 28 0 -700 200 R 50 50 3 1 B
X P5[0]_(GPIO) 16 0 -800 200 R 50 50 3 1 B
X P5[1]_(GPIO) 17 0 -900 200 R 50 50 3 1 B
X P5[2]_(GPIO) 18 0 -1000 200 R 50 50 3 1 B
X P5[3]_(GPIO) 19 0 -1100 200 R 50 50 3 1 B
X P5[4]_(GPIO) 31 0 -1200 200 R 50 50 3 1 B
X P5[5]_(GPIO) 32 0 -1300 200 R 50 50 3 1 B
X P5[6]_(GPIO) 33 0 -1400 200 R 50 50 3 1 B
X P5[7]_(GPIO) 34 0 -1500 200 R 50 50 3 1 B
X P12[6]_(SIO) 29 0 -1600 200 R 50 50 3 1 B
X P12[7]_(SIO) 30 0 -1700 200 R 50 50 3 1 B
X VDDIO1 26 0 -1800 200 R 50 50 3 1 W
X XRES 15 0 -1900 200 R 50 50 3 1 I
S 200 100 1800 -2000 3 1 12 N
X P2[0]_(GPIO) 95 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 96 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 97 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK) 98 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 99 0 -400 200 R 50 50 4 1 B
X P2[5]_(TRACEDATA[1];GPIO) 1 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 2 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 3 0 -700 200 R 50 50 4 1 B
X P6[0]_(GPIO) 89 0 -800 200 R 50 50 4 1 B
X P6[1]_(GPIO) 90 0 -900 200 R 50 50 4 1 B
X P6[2]_(GPIO) 91 0 -1000 200 R 50 50 4 1 B
X P6[3]_(GPIO) 92 0 -1100 200 R 50 50 4 1 B
X P6[4]_(GPIO) 6 0 -1200 200 R 50 50 4 1 B
X P6[5]_(GPIO) 7 0 -1300 200 R 50 50 4 1 B
X P6[6]_(GPIO) 8 0 -1400 200 R 50 50 4 1 B
X P6[7]_(GPIO) 9 0 -1500 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 4 0 -1600 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 5 0 -1700 200 R 50 50 4 1 B
X P15[4]_(GPIO) 93 0 -1800 200 R 50 50 4 1 B
X P15[5]_(GPIO) 94 0 -1900 200 R 50 50 4 1 B
X VDDIO2 100 0 -2000 200 R 50 50 4 1 W
S 200 100 1600 -2100 4 1 12 N
X P3[0]_(IDAC1;GPIO) 44 0 0 200 R 50 50 5 1 B
X P3[1]_(IDAC3;GPIO) 45 0 -100 200 R 50 50 5 1 B
X P3[2]_(OPAMP3-/EXTREF1;GPIO) 46 0 -200 200 R 50 50 5 1 B
X P3[3]_(OPAMP3+;GPIO) 47 0 -300 200 R 50 50 5 1 B
X P3[4]_(OPAMP1-;GPIO) 48 0 -400 200 R 50 50 5 1 B
X P3[5]_(OPAMP1+;GPIO) 49 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO;OPAMP1OUT) 51 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO;OPAMP3OUT) 52 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;I2C1:SCL) 53 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 54 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 42 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 43 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 55 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 56 0 -1300 200 R 50 50 5 1 B
X VDDIO3 50 0 -1400 200 R 50 50 5 1 W
S 200 100 1700 -1500 5 1 12 N
X IND 11 0 0 200 R 50 50 6 1 P
X VBAT 13 0 -100 200 R 50 50 6 1 W
X VBOOST 12 0 -200 200 R 50 50 6 1 I
X VSSB 10 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 35 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 36 0 -100 200 R 50 50 7 1 B
X VDDD 37 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C54LP-QFN68 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C54LP-QFN68" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X VCCA 42 0 0 200 R 50 50 1 1 w
X VCCD 26 0 -100 200 R 50 50 1 1 w
X VCCD 57 0 -200 200 R 50 50 1 1 w
X VDDA 44 0 -300 200 R 50 50 1 1 W
X VDDD 59 0 -400 200 R 50 50 1 1 W
X VSSA 43 0 -500 200 R 50 50 1 1 W
X VSSD[4] 9 0 -600 200 R 50 50 1 1 W
X VSSD[4] 25 0 -600 200 R 0 50 1 1 W
X VSSD[4] 45 0 -600 200 R 0 50 1 1 W
X VSSD[4] 58 0 -600 200 R 0 50 1 1 W
S 200 100 700 -700 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 48 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0_OUT) 49 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+/SAR1_EXTREF) 50 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-/EXTREF0) 51 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+/SAR0_EXTREF) 53 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 54 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 55 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 56 0 -700 200 R 50 50 2 1 B
X P12[2]_(SIO) 46 0 -800 200 R 50 50 2 1 B
X P12[3]_(SIO) 47 0 -900 200 R 50 50 2 1 B
X VDDIO0 52 0 -1000 200 R 50 50 2 1 W
S 200 100 1900 -1100 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 11 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 12 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 13 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 14 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 15 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 16 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 18 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 19 0 -700 200 R 50 50 3 1 B
X P12[6]_(SIO) 20 0 -800 200 R 50 50 3 1 B
X P12[7]_(SIO) 21 0 -900 200 R 50 50 3 1 B
X VDDIO1 17 0 -1000 200 R 50 50 3 1 W
X XRES 10 0 -1100 200 R 50 50 3 1 I
S 200 100 1800 -1200 3 1 12 N
X P2[0]_(GPIO) 62 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 63 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 64 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK) 65 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 66 0 -400 200 R 50 50 4 1 B
X P2[5]_(GPIO;TRACEDATA[1]) 68 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 1 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 2 0 -700 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 3 0 -800 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 4 0 -900 200 R 50 50 4 1 B
X P15[4]_(GPIO) 60 0 -1000 200 R 50 50 4 1 B
X P15[5]_(GPOI) 61 0 -1100 200 R 50 50 4 1 B
X VDDIO2 67 0 -1200 200 R 50 50 4 1 W
S 200 100 1600 -1300 4 1 12 N
X P3[0]_(GPIO) 29 0 0 200 R 50 50 5 1 B
X P3[1]_(GPIO) 30 0 -100 200 R 50 50 5 1 B
X P3[2]_(EXTREF1;GPIO) 31 0 -200 200 R 50 50 5 1 B
X P3[3]_(GPIO) 32 0 -300 200 R 50 50 5 1 B
X P3[4]_(GPIO) 33 0 -400 200 R 50 50 5 1 B
X P3[5]_(GPIO) 34 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO) 36 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO) 37 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;12C1:SCL) 38 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 39 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 27 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 28 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 40 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 41 0 -1300 200 R 50 50 5 1 B
X VDDIO_3 35 0 -1400 200 R 50 50 5 1 W
S 200 100 1600 -1500 5 1 12 N
X IND 6 0 0 200 R 50 50 6 1 P
X VBAT 8 0 -100 200 R 50 50 6 1 W
X VBOOST 7 0 -200 200 R 50 50 6 1 I
X VSSB 5 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 22 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 23 0 -100 200 R 50 50 7 1 B
X VDDD 24 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C54LP-TQFP100 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C54LP-TQFP100" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X NC 40 0 0 200 R 50 50 1 1 N
X NC 41 0 -100 200 R 50 50 1 1 N
X NC 57 0 -200 200 R 50 50 1 1 N
X NC 58 0 -300 200 R 50 50 1 1 N
X NC 59 0 -400 200 R 50 50 1 1 N
X NC 60 0 -500 200 R 50 50 1 1 N
X NC 61 0 -600 200 R 50 50 1 1 N
X NC 62 0 -700 200 R 50 50 1 1 N
X VCCA 63 0 -800 200 R 50 50 1 1 w
X VCCD 39 0 -900 200 R 50 50 1 1 w
X VCCD 86 0 -1000 200 R 50 50 1 1 w
X VDDA 65 0 -1100 200 R 50 50 1 1 W
X VDDD 88 0 -1200 200 R 50 50 1 1 W
X VSSA 64 0 -1300 200 R 50 50 1 1 W
X VSSD[4] 14 0 -1400 200 R 50 50 1 1 W
X VSSD[4] 38 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 66 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 87 0 -1400 200 R 0 50 1 1 W
S 200 100 700 -1500 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 71 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0OUT) 72 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+/SAR1_EXTREF) 73 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-/EXTREF0) 74 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+/SAR0_EXTREF) 76 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 77 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 78 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 79 0 -700 200 R 50 50 2 1 B
X P4[0]_(GPIO) 69 0 -800 200 R 50 50 2 1 B
X P4[1]_(GPIO) 70 0 -900 200 R 50 50 2 1 B
X P4[2]_(GPIO) 80 0 -1000 200 R 50 50 2 1 B
X P4[3]_(GPIO) 81 0 -1100 200 R 50 50 2 1 B
X P4[4]_(GPIO) 82 0 -1200 200 R 50 50 2 1 B
X P4[5]_(GPIO) 83 0 -1300 200 R 50 50 2 1 B
X P4[6]_(GPIO) 84 0 -1400 200 R 50 50 2 1 B
X P4[7]_(GPIO) 85 0 -1500 200 R 50 50 2 1 B
X P12[2]_(SIO) 67 0 -1600 200 R 50 50 2 1 B
X P12[3]_(SIO) 68 0 -1700 200 R 50 50 2 1 B
X VDDIO0 75 0 -1800 200 R 50 50 2 1 W
S 200 100 1900 -1900 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 20 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 21 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 22 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 23 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 24 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 25 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 27 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 28 0 -700 200 R 50 50 3 1 B
X P5[0]_(GPIO) 16 0 -800 200 R 50 50 3 1 B
X P5[1]_(GPIO) 17 0 -900 200 R 50 50 3 1 B
X P5[2]_(GPIO) 18 0 -1000 200 R 50 50 3 1 B
X P5[3]_(GPIO) 19 0 -1100 200 R 50 50 3 1 B
X P5[4]_(GPIO) 31 0 -1200 200 R 50 50 3 1 B
X P5[5]_(GPIO) 32 0 -1300 200 R 50 50 3 1 B
X P5[6]_(GPIO) 33 0 -1400 200 R 50 50 3 1 B
X P5[7]_(GPIO) 34 0 -1500 200 R 50 50 3 1 B
X P12[6]_(SIO) 29 0 -1600 200 R 50 50 3 1 B
X P12[7]_(SIO) 30 0 -1700 200 R 50 50 3 1 B
X VDDIO1 26 0 -1800 200 R 50 50 3 1 W
X XRES 15 0 -1900 200 R 50 50 3 1 I
S 200 100 1800 -2000 3 1 12 N
X P2[0]_(GPIO) 95 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 96 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 97 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK]) 98 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 99 0 -400 200 R 50 50 4 1 B
X P2[5]_(TRACEDATA[1];GPIO) 1 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 2 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 3 0 -700 200 R 50 50 4 1 B
X P6[0]_(GPIO) 89 0 -800 200 R 50 50 4 1 B
X P6[1]_(GPIO) 90 0 -900 200 R 50 50 4 1 B
X P6[2]_(GPIO) 91 0 -1000 200 R 50 50 4 1 B
X P6[3]_(GPIO) 92 0 -1100 200 R 50 50 4 1 B
X P6[4]_(GPIO) 6 0 -1200 200 R 50 50 4 1 B
X P6[5]_(GPIO) 7 0 -1300 200 R 50 50 4 1 B
X P6[6]_(GPIO) 8 0 -1400 200 R 50 50 4 1 B
X P6[7]_(GPIO) 9 0 -1500 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 4 0 -1600 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 5 0 -1700 200 R 50 50 4 1 B
X P15[4]_(GPIO) 93 0 -1800 200 R 50 50 4 1 B
X P15[5]_(GPIO) 94 0 -1900 200 R 50 50 4 1 B
X VDDIO2 100 0 -2000 200 R 50 50 4 1 W
S 200 100 1600 -2100 4 1 12 N
X P3[0]_(GPIO) 44 0 0 200 R 50 50 5 1 B
X P3[1]_(GPIO) 45 0 -100 200 R 50 50 5 1 B
X P3[2]_(EXTREF1;GPIO) 46 0 -200 200 R 50 50 5 1 B
X P3[3]_(GPIO) 47 0 -300 200 R 50 50 5 1 B
X P3[4]_(GPIO) 48 0 -400 200 R 50 50 5 1 B
X P3[5]_(GPIO) 49 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO) 51 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO) 52 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;I2C1:SCL) 53 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 54 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 42 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 43 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 55 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 56 0 -1300 200 R 50 50 5 1 B
X VDDIO3 50 0 -1400 200 R 50 50 5 1 W
S 200 100 1600 -1500 5 1 12 N
X IND 11 0 0 200 R 50 50 6 1 P
X VBAT 13 0 -100 200 R 50 50 6 1 W
X VBOOST 12 0 -200 200 R 50 50 6 1 I
X VSSB 10 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 35 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 36 0 -100 200 R 50 50 7 1 B
X VDDD 37 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C56LP-QFN68 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C56LP-QFN68" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X VCCA 42 0 0 200 R 50 50 1 1 w
X VCCD 26 0 -100 200 R 50 50 1 1 w
X VCCD 57 0 -200 200 R 50 50 1 1 w
X VDDA 44 0 -300 200 R 50 50 1 1 W
X VDDD 59 0 -400 200 R 50 50 1 1 W
X VSSA 43 0 -500 200 R 50 50 1 1 W
X VSSD[4] 9 0 -600 200 R 50 50 1 1 W
X VSSD[4] 25 0 -600 200 R 0 50 1 1 W
X VSSD[4] 45 0 -600 200 R 0 50 1 1 W
X VSSD[4] 58 0 -600 200 R 0 50 1 1 W
X XRES 10 0 -700 200 R 50 50 1 1 I
S 200 100 700 -800 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 48 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0OUT) 49 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+/SAR1_EXTREF) 50 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-/EXTREF0) 51 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+/SAR0_EXTREF) 53 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 54 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 55 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 56 0 -700 200 R 50 50 2 1 B
X P12[2]_(SIO) 46 0 -800 200 R 50 50 2 1 B
X P12[3]_(SIO) 47 0 -900 200 R 50 50 2 1 B
X VDDIO0 52 0 -1000 200 R 50 50 2 1 W
S 200 100 1900 -1100 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 11 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 12 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 13 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 14 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 15 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 16 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 18 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 19 0 -700 200 R 50 50 3 1 B
X P12[6]_(SIO) 20 0 -800 200 R 50 50 3 1 B
X P12[7]_(SIO) 21 0 -900 200 R 50 50 3 1 B
X VDDIO1 17 0 -1000 200 R 50 50 3 1 W
S 200 100 1800 -1100 3 1 12 N
X P2[0]_(GPIO) 62 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 63 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 64 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK) 65 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 66 0 -400 200 R 50 50 4 1 B
X P2[5]_(GPIO;TRACEDATA[1]) 68 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 1 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 2 0 -700 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 3 0 -800 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 4 0 -900 200 R 50 50 4 1 B
X P15[4]_(GPIO) 60 0 -1000 200 R 50 50 4 1 B
X P15[5]_(GPOI) 61 0 -1100 200 R 50 50 4 1 B
X VDDIO2 67 0 -1200 200 R 50 50 4 1 W
S 200 100 1600 -1300 4 1 12 N
X P3[0]_(IDAC1;GPIO) 29 0 0 200 R 50 50 5 1 B
X P3[1]_(IDAC3;GPIO) 30 0 -100 200 R 50 50 5 1 B
X P3[2]_(OPAMP3-/EXTREF1;GPIO) 31 0 -200 200 R 50 50 5 1 B
X P3[3]_(OPAMP3+;GPIO) 32 0 -300 200 R 50 50 5 1 B
X P3[4]_(OPAMP1-;GPIO) 33 0 -400 200 R 50 50 5 1 B
X P3[5]_(OPAMP1+;GPIO) 34 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO;OPAMP1OUT) 36 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO;OPAMP3OUT) 37 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;12C1:SCL) 38 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 39 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 27 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 28 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 40 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 41 0 -1300 200 R 50 50 5 1 B
X VDDIO3 35 0 -1400 200 R 50 50 5 1 W
S 200 100 1700 -1500 5 1 12 N
X IND 6 0 0 200 R 50 50 6 1 P
X VBAT 8 0 -100 200 R 50 50 6 1 W
X VBOOST 7 0 -200 200 R 50 50 6 1 I
X VSSB 5 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 22 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 23 0 -100 200 R 50 50 7 1 B
X VDDD 24 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C56LP-TQFP100 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C56LP-TQFP100" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X NC 40 0 0 200 R 50 50 1 1 N
X NC 41 0 -100 200 R 50 50 1 1 N
X NC 57 0 -200 200 R 50 50 1 1 N
X NC 58 0 -300 200 R 50 50 1 1 N
X NC 59 0 -400 200 R 50 50 1 1 N
X NC 60 0 -500 200 R 50 50 1 1 N
X NC 61 0 -600 200 R 50 50 1 1 N
X NC 62 0 -700 200 R 50 50 1 1 N
X VCCA 63 0 -800 200 R 50 50 1 1 w
X VCCD 39 0 -900 200 R 50 50 1 1 w
X VCCD 86 0 -1000 200 R 50 50 1 1 w
X VDDA 65 0 -1100 200 R 50 50 1 1 W
X VDDD 88 0 -1200 200 R 50 50 1 1 W
X VSSA 64 0 -1300 200 R 50 50 1 1 W
X VSSD[4] 14 0 -1400 200 R 50 50 1 1 W
X VSSD[4] 38 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 66 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 87 0 -1400 200 R 0 50 1 1 W
S 200 100 700 -1500 1 1 12 N
X P0[0]_(GPIO;OPAMP_2_OUT) 71 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP_0_OUT) 72 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP_0+/SAR1_EXTREF) 73 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-/EXTREF0) 74 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+/SAR0_EXTREF) 76 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 77 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 78 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 79 0 -700 200 R 50 50 2 1 B
X P4[0]_(GPIO) 69 0 -800 200 R 50 50 2 1 B
X P4[1]_(GPIO) 70 0 -900 200 R 50 50 2 1 B
X P4[2]_(GPIO) 80 0 -1000 200 R 50 50 2 1 B
X P4[3]_(GPIO) 81 0 -1100 200 R 50 50 2 1 B
X P4[4]_(GPIO) 82 0 -1200 200 R 50 50 2 1 B
X P4[5]_(GPIO) 83 0 -1300 200 R 50 50 2 1 B
X P4[6]_(GPIO) 84 0 -1400 200 R 50 50 2 1 B
X P4[7]_(GPIO) 85 0 -1500 200 R 50 50 2 1 B
X P12[2]_(SIO) 67 0 -1600 200 R 50 50 2 1 B
X P12[3]_(SIO) 68 0 -1700 200 R 50 50 2 1 B
X VDDIO0 75 0 -1800 200 R 50 50 2 1 W
S 200 100 2000 -1900 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 20 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 21 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 22 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 23 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 24 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 25 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 27 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 28 0 -700 200 R 50 50 3 1 B
X P5[0]_(GPIO) 16 0 -800 200 R 50 50 3 1 B
X P5[1]_(GPIO) 17 0 -900 200 R 50 50 3 1 B
X P5[2]_(GPIO) 18 0 -1000 200 R 50 50 3 1 B
X P5[3]_(GPIO) 19 0 -1100 200 R 50 50 3 1 B
X P5[4]_(GPIO) 31 0 -1200 200 R 50 50 3 1 B
X P5[5]_(GPIO) 32 0 -1300 200 R 50 50 3 1 B
X P5[6]_(GPIO) 33 0 -1400 200 R 50 50 3 1 B
X P5[7]_(GPIO) 34 0 -1500 200 R 50 50 3 1 B
X P12[6]_(SIO) 29 0 -1600 200 R 50 50 3 1 B
X P12[7]_(SIO) 30 0 -1700 200 R 50 50 3 1 B
X VDDIO1 26 0 -1800 200 R 50 50 3 1 W
X XRES 15 0 -1900 200 R 50 50 3 1 I
S 200 100 1800 -2000 3 1 12 N
X P2[0]_(GPIO) 95 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 96 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 97 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK]) 98 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 99 0 -400 200 R 50 50 4 1 B
X P2[5]_(TRACEDATA[1];GPIO) 1 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 2 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 3 0 -700 200 R 50 50 4 1 B
X P6[0]_(GPIO) 89 0 -800 200 R 50 50 4 1 B
X P6[1]_(GPIO) 90 0 -900 200 R 50 50 4 1 B
X P6[2]_(GPIO) 91 0 -1000 200 R 50 50 4 1 B
X P6[3]_(GPIO) 92 0 -1100 200 R 50 50 4 1 B
X P6[4]_(GPIO) 6 0 -1200 200 R 50 50 4 1 B
X P6[5]_(GPIO) 7 0 -1300 200 R 50 50 4 1 B
X P6[6]_(GPIO) 8 0 -1400 200 R 50 50 4 1 B
X P6[7]_(GPIO) 9 0 -1500 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 4 0 -1600 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 5 0 -1700 200 R 50 50 4 1 B
X P15[4]_(GPIO) 93 0 -1800 200 R 50 50 4 1 B
X P15[5]_(GPIO) 94 0 -1900 200 R 50 50 4 1 B
X VDDIO2 100 0 -2000 200 R 50 50 4 1 W
S 200 100 1600 -2100 4 1 12 N
X P3[0]_(IDAC1;GPIO) 44 0 0 200 R 50 50 5 1 B
X P3[1]_(IDAC3;GPIO) 45 0 -100 200 R 50 50 5 1 B
X P3[2]_(OPAMP3-/EXTREF1;GPIO) 46 0 -200 200 R 50 50 5 1 B
X P3[3]_(OPAMP3+;GPIO) 47 0 -300 200 R 50 50 5 1 B
X P3[4]_(OPAMP1-;GPIO) 48 0 -400 200 R 50 50 5 1 B
X P3[5]_(OPAMP1+;GPIO) 49 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO;OPAMP_1_OUT) 51 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO;OPAMP_3_OUT) 52 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;I2C1:SCL) 53 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 54 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 42 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 43 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 55 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 56 0 -1300 200 R 50 50 5 1 B
X VDDIO3 50 0 -1400 200 R 50 50 5 1 W
S 200 100 1700 -1500 5 1 12 N
X IND 11 0 0 200 R 50 50 6 1 P
X VBAT 13 0 -100 200 R 50 50 6 1 W
X VBOOST 12 0 -200 200 R 50 50 6 1 I
X VSSB 10 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 35 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 36 0 -100 200 R 50 50 7 1 B
X VDDD 37 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C58LP-QFN68 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C58LP-QFN68" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X VCCA 42 0 0 200 R 50 50 1 1 w
X VCCD 26 0 -100 200 R 50 50 1 1 w
X VCCD 57 0 -200 200 R 50 50 1 1 w
X VDDA 44 0 -300 200 R 50 50 1 1 W
X VDDD 59 0 -400 200 R 50 50 1 1 W
X VSSA 43 0 -500 200 R 50 50 1 1 W
X VSSD[4] 9 0 -600 200 R 50 50 1 1 W
X VSSD[4] 25 0 -600 200 R 0 50 1 1 W
X VSSD[4] 45 0 -600 200 R 0 50 1 1 W
X VSSD[4] 58 0 -600 200 R 0 50 1 1 W
X XRES 10 0 -700 200 R 50 50 1 1 I
S 200 100 700 -800 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 48 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0OUT) 49 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+;SAR1_EXTREF) 50 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-;EXTREF0) 51 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+;SAR0_EXTREF) 53 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 54 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 55 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 56 0 -700 200 R 50 50 2 1 B
X P12[2]_(SIO) 46 0 -800 200 R 50 50 2 1 B
X P12[3]_(SIO) 47 0 -900 200 R 50 50 2 1 B
X VDDIO0 52 0 -1000 200 R 50 50 2 1 W
S 200 100 1900 -1100 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 11 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 12 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 13 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 14 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 15 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 16 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 18 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 19 0 -700 200 R 50 50 3 1 B
X P12[6]_(SIO) 20 0 -800 200 R 50 50 3 1 B
X P12[7]_(SIO) 21 0 -900 200 R 50 50 3 1 B
X VDDIO1 17 0 -1000 200 R 50 50 3 1 W
S 200 100 1800 -1100 3 1 12 N
X P2[0]_(GPIO) 62 0 0 200 R 50 50 4 1 B
X P2[1]_(GPIO) 63 0 -100 200 R 50 50 4 1 B
X P2[2]_(GPIO) 64 0 -200 200 R 50 50 4 1 B
X P2[3]_(GPIO;TRACECLK) 65 0 -300 200 R 50 50 4 1 B
X P2[4]_(GPIO;TRACEDATA[0]) 66 0 -400 200 R 50 50 4 1 B
X P2[5]_(GPIO;TRACEDATA[1]) 68 0 -500 200 R 50 50 4 1 B
X P2[6]_(TRACEDATA[2];GPIO) 1 0 -600 200 R 50 50 4 1 B
X P2[7]_(TRACEDATA[3];GPIO) 2 0 -700 200 R 50 50 4 1 B
X P12[4]_(I2C0:SCL;SIO) 3 0 -800 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 4 0 -900 200 R 50 50 4 1 B
X P15[4]_(GPIO) 60 0 -1000 200 R 50 50 4 1 B
X P15[5]_(GPOI) 61 0 -1100 200 R 50 50 4 1 B
X VDDIO2 67 0 -1200 200 R 50 50 4 1 W
S 200 100 1600 -1300 4 1 12 N
X P3[0]_(IDAC1;GPIO) 29 0 0 200 R 50 50 5 1 B
X P3[1]_(IDAC3;GPIO) 30 0 -100 200 R 50 50 5 1 B
X P3[2]_(OPAMP3-;EXTREF1;GPIO) 31 0 -200 200 R 50 50 5 1 B
X P3[3]_(OPAMP3+;GPIO) 32 0 -300 200 R 50 50 5 1 B
X P3[4]_(OPAMP1-;GPIO) 33 0 -400 200 R 50 50 5 1 B
X P3[5]_(OPAMP1+;GPIO) 34 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO;OPAMP1OUT) 36 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO;OPAMP3OUT) 37 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;12C1:SCL) 38 0 -800 200 R 50 50 5 1 B
X P12[1]_(SIO;I2C1:SDA) 39 0 -900 200 R 50 50 5 1 B
X P15[0]_(MHZ_XTAL:XO;GPIO) 27 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 28 0 -1100 200 R 50 50 5 1 B
X P15[2]_(GPIO;KHZ_XTAL:XO) 40 0 -1200 200 R 50 50 5 1 B
X P15[3]_(GPIO;KHZ_XTAL:XI) 41 0 -1300 200 R 50 50 5 1 B
X VDDIO3 35 0 -1400 200 R 50 50 5 1 W
S 200 100 1700 -1500 5 1 12 N
X IND 6 0 0 200 R 50 50 6 1 P
X VBAT 8 0 -100 200 R 50 50 6 1 W
X VBOOST 7 0 -200 200 R 50 50 6 1 I
X VSSB 5 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 22 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 23 0 -100 200 R 50 50 7 1 B
X VDDD 24 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF
DEF CY8C58LP-TQFP100 U 0 40 Y Y 7 L N
F0 "U" 200 250 60 H V L CNN
F1 "CY8C58LP-TQFP100" 200 150 60 H V L CNN
F2 "" 200 50 60 H I L CNN
F3 "" 200 -150 60 H I L CNN
DRAW
X NC 40 0 0 200 R 50 50 1 1 N
X NC 41 0 -100 200 R 50 50 1 1 N
X NC 57 0 -200 200 R 50 50 1 1 N
X NC 58 0 -300 200 R 50 50 1 1 N
X NC 59 0 -400 200 R 50 50 1 1 N
X NC 60 0 -500 200 R 50 50 1 1 N
X NC 61 0 -600 200 R 50 50 1 1 N
X NC 62 0 -700 200 R 50 50 1 1 N
X VCCA 63 0 -800 200 R 50 50 1 1 w
X VCCD 39 0 -900 200 R 50 50 1 1 w
X VCCD 86 0 -1000 200 R 50 50 1 1 w
X VDDA 65 0 -1100 200 R 50 50 1 1 W
X VDDD 88 0 -1200 200 R 50 50 1 1 W
X VSSA 64 0 -1300 200 R 50 50 1 1 W
X VSSD[4] 14 0 -1400 200 R 50 50 1 1 W
X VSSD[4] 38 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 66 0 -1400 200 R 0 50 1 1 W
X VSSD[4] 87 0 -1400 200 R 0 50 1 1 W
S 200 100 700 -1500 1 1 12 N
X P0[0]_(GPIO;OPAMP2OUT) 71 0 0 200 R 50 50 2 1 B
X P0[1]_(GPIO;OPAMP0OUT) 72 0 -100 200 R 50 50 2 1 B
X P0[2]_(GPIO;OPAMP0+;SAR1_EXTREF) 73 0 -200 200 R 50 50 2 1 B
X P0[3]_(GPIO;OPAMP0-;EXTREF0) 74 0 -300 200 R 50 50 2 1 B
X P0[4]_(GPIO;OPAMP2+;SAR0_EXTREF) 76 0 -400 200 R 50 50 2 1 B
X P0[5]_(GPIO;OPAMP2-) 77 0 -500 200 R 50 50 2 1 B
X P0[6]_(GPIO;IDAC0) 78 0 -600 200 R 50 50 2 1 B
X P0[7]_(GPIO;IDAC2) 79 0 -700 200 R 50 50 2 1 B
X P4[0]_(GPIO) 69 0 -800 200 R 50 50 2 1 B
X P4[1]_(GPIO) 70 0 -900 200 R 50 50 2 1 B
X P4[2]_(GPIO) 80 0 -1000 200 R 50 50 2 1 B
X P4[3]_(GPIO) 81 0 -1100 200 R 50 50 2 1 B
X P4[4]_(GPIO) 82 0 -1200 200 R 50 50 2 1 B
X P4[5]_(GPIO) 83 0 -1300 200 R 50 50 2 1 B
X P4[6]_(GPIO) 84 0 -1400 200 R 50 50 2 1 B
X P4[7]_(GPIO) 85 0 -1500 200 R 50 50 2 1 B
X P12[2]_(SIO) 67 0 -1600 200 R 50 50 2 1 B
X P12[3]_(SIO) 68 0 -1700 200 R 50 50 2 1 B
X VDDIO0 75 0 -1800 200 R 50 50 2 1 W
S 200 100 1900 -1900 2 1 12 N
X P1[0]_(TMS;SWDIO;GPIO) 20 0 0 200 R 50 50 3 1 B
X P1[1]_(TCK;SWDCK;GPIO) 21 0 -100 200 R 50 50 3 1 B
X P1[2]_(Configurable_XRES;GPIO) 22 0 -200 200 R 50 50 3 1 B
X P1[3]_(TDO;SWV;GPIO) 23 0 -300 200 R 50 50 3 1 B
X P1[4]_(TDI;GPIO) 24 0 -400 200 R 50 50 3 1 B
X P1[5]_(NTRST;GPIO) 25 0 -500 200 R 50 50 3 1 B
X P1[6]_(GPIO) 27 0 -600 200 R 50 50 3 1 B
X P1[7]_(GPIO) 28 0 -700 200 R 50 50 3 1 B
X P5[0]_(GPIO) 16 0 -800 200 R 50 50 3 1 B
X P5[1]_(GPIO) 17 0 -900 200 R 50 50 3 1 B
X P5[2]_(GPIO) 18 0 -1000 200 R 50 50 3 1 B
X P5[3]_(GPIO) 19 0 -1100 200 R 50 50 3 1 B
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X P5[6]_(GPIO) 33 0 -1400 200 R 50 50 3 1 B
X P5[7]_(GPIO) 34 0 -1500 200 R 50 50 3 1 B
X P12[6]_(SIO) 29 0 -1600 200 R 50 50 3 1 B
X P12[7]_(SIO) 30 0 -1700 200 R 50 50 3 1 B
X VDDIO1 26 0 -1800 200 R 50 50 3 1 W
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X P2[0]_(GPIO) 95 0 0 200 R 50 50 4 1 B
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X P2[4]_(GPIO;TRACEDATA[0]) 99 0 -400 200 R 50 50 4 1 B
X P2[5]_(TRACEDATA[1];GPIO) 1 0 -500 200 R 50 50 4 1 B
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X P2[7]_(TRACEDATA[3];GPIO) 3 0 -700 200 R 50 50 4 1 B
X P6[0]_(GPIO) 89 0 -800 200 R 50 50 4 1 B
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X P6[3]_(GPIO) 92 0 -1100 200 R 50 50 4 1 B
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X P6[6]_(GPIO) 8 0 -1400 200 R 50 50 4 1 B
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X P12[4]_(I2C0:SCL;SIO) 4 0 -1600 200 R 50 50 4 1 B
X P12[5]_(I2C0:SDA;SIO) 5 0 -1700 200 R 50 50 4 1 B
X P15[4]_(GPIO) 93 0 -1800 200 R 50 50 4 1 B
X P15[5]_(GPIO) 94 0 -1900 200 R 50 50 4 1 B
X VDDIO2 100 0 -2000 200 R 50 50 4 1 W
S 200 100 1600 -2100 4 1 12 N
X P3[0]_(IDAC1;GPIO) 44 0 0 200 R 50 50 5 1 B
X P3[1]_(IDAC3;GPIO) 45 0 -100 200 R 50 50 5 1 B
X P3[2]_(OPAMP3-;EXTREF1;GPIO) 46 0 -200 200 R 50 50 5 1 B
X P3[3]_(OPAMP3+;GPIO) 47 0 -300 200 R 50 50 5 1 B
X P3[4]_(OPAMP1-;GPIO) 48 0 -400 200 R 50 50 5 1 B
X P3[5]_(OPAMP1+;GPIO) 49 0 -500 200 R 50 50 5 1 B
X P3[6]_(GPIO;OPAMP1OUT) 51 0 -600 200 R 50 50 5 1 B
X P3[7]_(GPIO;OPAMP3OUT) 52 0 -700 200 R 50 50 5 1 B
X P12[0]_(SIO;I2C1:SCL) 53 0 -800 200 R 50 50 5 1 B
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X P15[0]_(MHZ_XTAL:XO;GPIO) 42 0 -1000 200 R 50 50 5 1 B
X P15[1]_(MHZ_XTAL:XI;GPIO) 43 0 -1100 200 R 50 50 5 1 B
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X VDDIO3 50 0 -1400 200 R 50 50 5 1 W
S 200 100 1700 -1500 5 1 12 N
X IND 11 0 0 200 R 50 50 6 1 P
X VBAT 13 0 -100 200 R 50 50 6 1 W
X VBOOST 12 0 -200 200 R 50 50 6 1 I
X VSSB 10 0 -300 200 R 50 50 6 1 W
S 200 100 600 -400 6 1 12 N
X P15[6]_(USBIO;D+;SWDIO) 35 0 0 200 R 50 50 7 1 B
X P15[7]_(USBIO;D-;SWDCK) 36 0 -100 200 R 50 50 7 1 B
X VDDD 37 0 -200 200 R 50 50 7 1 W
S 200 100 1500 -300 7 1 12 N
ENDDRAW
ENDDEF